docs(README): update output files in generate verilog section (#4657)

Since we use the `--split-verilog` option and MFC, the elaborator will
generate multiple System Verilog files.

README.md

@@ -88,7 +88,7 @@ make idea
 
 ## Generate Verilog
 
-* Run `make verilog` to generate verilog code. The output file is `build/XSTop.v`.
+* Run `make verilog` to generate verilog code. This generates multiple `.sv` files in the `build/rtl/` folder (e.g., `build/rtl/XSTop.sv`).
 * Refer to `Makefile` for more information.
 
 

readme.zh-cn.md

@@ -84,7 +84,7 @@ make idea
 
 ## 生成 Verilog
 
-* 运行 `make verilog` 以生成 verilog 代码。输出文件为 `build/XSTop.v`。
+* 运行 `make verilog` 以生成 verilog 代码。该命令会在 `build/rtl/` 目录下生成多个 `.sv` 文件（例如 `build/rtl/XSTop.sv`）。
 * 更多信息详见 `Makefile`。
 
 ## 仿真运行